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示波器觸發電路設計分析論文

示波器觸發電路設計分析論文

  1關鍵電路實現

  系統設計的核心是FPGA設計,主要完成時鐘的產生及選擇、幀頭檢測、協議解碼、協議分析、協議觸發以及資料儲存等功能,FPGA設計的功能框圖。時鐘發生模組主要用來產生62.5MHz、125MHz以及250MHz的解碼時鐘,時鐘選擇電路根據flexray匯流排訊號的速率選擇相應的時鐘,當匯流排速率為2.5MHz、5MHz、10MHz時時鐘選擇電路分別輸出62.5MHz、125MHz以及250MHz的解碼時鐘clk。比較器輸出的差分訊號經過IBUFDS變成單端後送入幀頭檢測模組進行幀頭檢測,flexray匯流排的幀編碼特點了進行檢測。從flexray匯流排的幀編碼圖可以看出一幀中TSS具有唯一性

  因此,幀頭檢測模組可以透過解碼時鐘clk來檢測TSS。幀頭檢測模組的檢測過程模擬,幀編碼為ch_clk,當TSS的時間長度大於等於計數器count2預設定的計數時間(即TSS的最小時間間隔)時產生test2;當幀編碼訊號ch_clk的上升沿檢測到test2為高時產生test3,同時啟動計數器count4,count4的'計數時間為幀起始序列FSS的寬度,count4計數結束後啟動count5、count6、count7,count7為位元組計數,count6為位元組起始序列和位元組中位的計數。從圖中可以看出當ch_clk的下降沿檢測到count7的值為1且count6的值為1時產生了幀頭觸發使能訊號frame_start_trig_en,該訊號送入觸發電路就能產生幀頭觸發。檢測到幀頭後,解碼模組開始解碼,解碼過程如圖5所示,decode_data為解碼,其前5個位元組是資料指示位、空幀指示位、啟動幀指示位、ID、有效資料長度、頭部迴圈校驗、迴圈計數等資料;第6個位元組開始為有效資料。協議分析及觸發模組根據解碼模組輸出的資料進行協議分析和觸發條件判斷,若滿足觸發條件擇發出觸發訊號給觸發電路,觸發電路來完成觸發。

  2結束語

  本文主要介紹了示波器中Flexray協議分析與觸發電路設計,重點描述了時鐘發生模組、幀頭檢測模組、解碼模組、協議分析及觸發模組。該設計方法及思想在以往的課題中得到了廣泛應用,取得了良好的效果。


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