FPGA天線選通電路設計思考的論文
1電路的功能模擬及結果
1.1電路功能模擬
本電路的設計採用了QuartusII軟體進行功能模擬。QuartusII是Altera提供的現場可程式設計門陣列(FPGA)和複雜可程式設計邏輯器件(CPLD)開發綜合環境。QuatusII支援Altera的IP核，包含了LPM／MegaFunetion宏功能模組庫，使使用者可以充分利用成熟的模組，簡化了設計的複雜性，加快了設計速度。此外，QuartusII透過和DSPBuilder工具與Matlab／Simulink相結合，可以方便地實現各種DSP應用系統。其支援Altera的片上可程式設計系統開發，集系統級設計、嵌入式軟體開發、可程式設計邏輯設計於一體，是一種綜合性的開發平臺，適用於實際電路的設計與模擬，可以大大縮短電路開發的週期，提高設計的效率。在分層電路設計中，QuartusII可以採用兩種結構。第一種結構就是每個模組分別建立一個工程檔案，在每個工程中分別除錯單元電路，除錯通過後，生成器件，然後再TOP中呼叫元件即可；另一種就是所有模組檔案統一放在一個工程檔案中，每個模組除錯時設定成置頂即可，相互之間沒有影響，然後生成器件在Top檔案中進行呼叫。本文電路的設計與模擬採用了第二種方法，統一放置在一個工程檔案中，便於檔案的管理，提高了設計與模擬過程的效率。對於TOP-Down結構，頂層設計有兩種輸入方式，一種是採用VHDL語言程式設計，利用例化語句將各個組成模組進行邏輯連線，從而實現電路功能；另一種方式就是採用電路圖輸入方式，分別呼叫庫中已有或程式設計生成的器件，最終實現電路設計實現。本文設計電路採用原理圖輸入的方式，在Top結構中最後形成的電路原理
1.2模擬結果與分析
1.2.1分頻模組模擬結果本電路中共有3級分頻電路，採用串聯方式連線，分別為一級9分頻和兩級10分頻，需要得到佔空比為1:1的訊號，因此10分頻電路輸出必須為佔空比為1:1的方波訊號，單10分頻模組模擬結果，能夠得到佔空比1:1的方波訊號，滿足了電路的設計要求。
1.2.2選通電路模擬結果從上文中可以知道，設計天線選通電路的目的就是產生8路天線打通脈衝，且有效脈衝應該是依次出現的，每一時刻有且僅有一路訊號是有效的，同時還應按照順序依次有效。本設計總體電路功能模擬結果。從模擬結果中可以看出，在輸入一路時鐘（CLK）訊號的情況下，8路輸出端中每一時刻僅有1位為0，也就是1位有效，且為0的位是按順序依次出現的，因此電路設計輸出結果滿足系統對電路的要求，同時也說明電路設計是成功的。
2結論
本文采用VHDL語言的層次化和模組化的`設計方法，對系統的邏輯行為進行描述，然後透過綜合工具進行結構的綜合、編譯、模擬，可在短時間內設計出高效、穩定、符合要求的電路系統，而且在不變化頂層檔案的情況下即可任意升級、完善模組電路。硬體描述語言VHDL為設計提供了更大的可移植性和可擴充套件性，使程式具有更高的通用性，較好的達到了系統對本電路的要求。同時，基於VHDL語言的FPGA技術是近年來新興技術，功能強大，速度快，應用領域光，在軍事、醫療、通訊、影片技術等領域都得到了廣泛的應用。雖然目前利用FPGA成本偏高，但是隨著產量的增加和應用的進一步拓展，成本必將進一步降低。因此，本文中電路設計採用了FPGA技術，符合裝置未來發展需求，為將來裝置的升級換代提供了必要保障。
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